Vielen Dank dafür. Dazu der Vollständigkeit halber nachgereicht der Hinweis, dass diese einem alten Artikel entnommen sind und sich auf Zen/+ beziehen.
Das aktuelle CCX-Design zu Zen2 enthält immer noch vier CPU-Kerne nun aber mit 16 MiB L3 *), die nahezu fast so viel Chipfläche beanspruchen wie die vier Kerne.
Den Zeppelin-Die gibt es bei Zen2 nicht mehr. Hier werden nun 7 nm Chiplets gefertigt, die auch als CCD (Core Complex Die) benannt werden und zwei CCX enthalten. Diese könnte man dem Zeppelin-Die versuchen gleichsetzen, was jedoch nicht zutreffend ist, denn ein CCD stellt nur noch ausschließlich die Rechenkerne zur Verfügung und keinerlei I/O **). AMD kombiniert auf den Zen2-CPU-Packages ein oder mehrere CCDs mit einem IOD (I/O-Die).
Der IOD enthält alle benötigte I/O-Funktionalität, so u. a. Speicher- und PCIe-Controller. Für Ryzen
3000 gibt es einen flächentechnisch deutlich kleineren IOD, der bei Globalfoundries in 12 nm gefertigt wird und über den Infinity Fabric bis zu zwei CCD anbinden kann und somit den 3900X (12 C) und 3950X (16 C) ermöglicht. Jedwede Kommunikation eines CCX läuft über den IOD via IF; selbst die beiden CCX auf einem IOD können nicht direkt miteinander kommunizieren. Für Epyc wird ein deutlich größerer IOD gefertigt, für den zudem nur ein 14 nm-Verfahren verwendet wird ***). Dieser große IOD kann bis zu acht CCDs anbinden wird wird für Epyc genutzt (und voraussichtlich auch für Threadripper, Castle Rock). Zudem verwendet AMD bspw. im Falle von Epyc exakt das gleich IOD-Die für den Chipsatz; hier werden lediglich einige nicht benötigte Funktionen auf dem Chip deaktiviert, so bspw. die Speichercontroller.
Das CPU-Package wird mit Matisse (die Ryzen 3000 Plattform) zunehmend komplexer. Das Substrat besteht mittlerweile aus 12 Schichten, auf denen die ganzen Leitungen für die Verbindungen der Dies unterzubringen sind, sowie für das Herausführen als Pins an der Unterseite des Package. (Für Epyc kann man gar bis zu 14 Schichten für das Package-Substrat annehmen.)
*) Zusammen mit einigen anderen kleineren Cache-Anpassungen, vornehmlich beim L1-Instruction Cache.
**) Während bei dem alten Zeppelin-Die alles Notwendige für I/O mit drauf ist, so Speichercontroller für zwei Speicherkanäle und bspw. PCIe-Controller und dementsprechend bestanden die alten Ryzens ausschließlich aus einem einzelnen Zeppelin-Die.
***) Dass "nur" ein 14 nm-Verfahren für den Epyc-IOD verwendet wird, könnte kostentechnische Gründe haben, wahrscheinlicher erscheint jedoch die grundsätzlich benötigte Die-Größe zu sein, sodass 14 nm vollkommen ausreichend sind. Epyc 700
2 (Rome) besteht aus bis zu 8 CCDs, d. h. hier ist eine beträchtlich höhere Zahl an IF-Leitungen an den IOD heranzuführen, was viel Fläche an der Unterseite des Dies benötigt. (Hinzu kommen bspw., zwar nicht in gleichem Maße steigende aber dennoch mehr benötigte Leitungen für mehr Speicherbänke und PCIe-Lanes.)
