Wäre es Theoretisch möglich für Boardpartner auch 18gbps speicher von samsung zu verwenden? es gab vor 2 jahren mal den bericht das Samsung an so einem speicher arbeitet aber auf der webseite ist offiziell nichts gelistet.
Ja, wäre es. Die Frage ist nur ob das nennenswert was bringt und wirtschaftlich wäre und voraussichtlich sind 18 Gbps-BGAs rar (falls sie überhaupt in nenenswerten Stückzahlen verfügbar sind).
Die Speicherbandbreite von RDNA2 ist mit 8 Controllern eh viel zu gering, um damit auf herkömmliche Weise mithalten zu können, d. h. es muss hier zwangsweise so etwas wie einen großen (L2)Cache geben, der die geringe Speicherbandbreite kompensiert. Und wenn dem so ist, dann werden 18 Gbps da nur wenig Unterschied ausmachen, zum Vergleich: 16 Gbps ~ 512 GiB/s, 18 Gbps ~ 576 GiB/s, macht den Kohl also nicht fett. ;-)
Oberst:
Bezüglich den RT Einheiten ist es bei AMD doch so geplant, dass diese parallel zu den Textureinheiten sitzen.
Die TMUs können bei RDNA2 pro Zeiteinheit entweder Textur-
oder Intersection-Berechnugen ausführen, aber nicht beides gleichzeitig.
Ist schon etwas über den Infinity-Cache bekannt? 128mb?
Es gab mal ein deratiges Gerücht, übermäßig wahrscheinlich ist diese konkrete Größe jedoch nicht, weil der viel zu viel Fläche auf dem Die benötigen würde. Beispielsweise für Vega 20 (N7) und Navi 10 (N7P) benötigt AMD zwischen 3 - 4 mm2 pro MiB L2. Realistischer ist unter einer flächentechnischen Betrachtung eine Größe von 30 bis allerbestenfalls 50 MiB. (Btw. mit dem L3 des Zen2/3-CCDs kann man diesen L2 der GPUs nicht vergleichen).
Ich möchte HBM* im Mainstream und als Vollausbau mit maximal möglicher Anbindung, glaube das waren 4096 Bit das sollten dann locker 1TB Bandbreite ergeben...
Was soll ein maximal möglicher Ausbau sein? nVidia implementiert zurzeit auf dem GA100 ein 6144 Bit-Interface, also sechs Stacks, wobei in der aktuellen Version jedoch nur fünf verwendet/freigeschaltet werden.
Es hält sich immer noch hartnäckig das Gerücht, dass der große Chip auch HBM2 bedienen können soll, jedoch übermäßig wahrscheinlich ist das nicht, wenn laut Igor schon die XT GDDR6 verwendet. HBM2 dann nur für eine mögliche XTX zu verwenden, wäre schlicht zu teuer, weil das bedeuten würde, dass man grundsätzlich auf jedem Chip min. um die 40 mm2 für HBM2 PHY und Speichercontroller belegen müsste und damit beim Großteil der Produktion den Platz verschwenden würde (was die Fertigungskosten pro Chip in die Höhe treibt). Zudem mit nur 2 Stacks, müsste man alternativ sehr schnelles (und damit teueres) HBM2E anbinden, denn andernfalls hätte man nur einen geringen Zugewinn ggü. GDDR6. Die Frage wäre dann aber wieder, in wie weit der größe Cache die Bandbreitenzugewinne nivelliert. *) Alles nicht so einfach am Ende bzgl. einer Bewertung und Gewichtung.
HBM2 hätte für AMD am Ende im Wesentlichen nur einen Vorteil: man könnte die Speicherkapazität leicht ausbauen und hätte auch bei entsprechender Bausteinverfügbarkeit keine Probleme bis zu 48 GiB anzubieten (mit GDDR6 ist mit Clamshell bei 32 GiB schluss), was im Wesentlichen für Radeon Pro's relevant wäre, aber hier ist AMDs Marktanteil deutlich kleiner. Die Frage ist also, ob dieser kleine Markt für AMD eine ausreichende Triebfeder darstellen würde, um noch aufwändig HBM2 zu implementieren?
Die nächste Alternative zu einem Chip mit Dual-Speichersupport wären zwei komplett getrennte RDNA2-Chipdesigns im HighEnd. Hier ist es aber noch fraglicher, ob ein derartiges Vorgehen zurzeit für AMD rentabel umsetzbar wäre?
*)
Im Umkehrschluss: Würde der Chip mit dem großen Cache und dann zusätzlich sehr schnellem HBM2 relevant an Leistung hinzugewinnen, würde das bedeuten, dass der extragroße Cache die Einsparungen beim billigeren GDDR6-Interface dennoch nicht mal annährend vollständig ausgleichen kann und beträchtliches Potenzial auf der Straße liegen lassen würde. ;-)
