Ich sehe hier nicht wirklich ein Termin 2020 für Zen3. ...
Müsste ich es auf ein Quartal einschränken würde ich irgednwann in 3Q20 angeben. Zen3 alias Milan wird bspw. vom
Perlmutter (100 PFlops, Lawrence Berkeley National Laboratory, Kalifornien, ebenfalls im Verbund des DoE) verwendet, der 2020 in Betrieb gehen soll. *) Was jedoch durchaus möglich ist, ist, dass AMD diesmal klar dem Datacenter den Vortritt lässt und bspw. Consumer-Ryzens erst in 4Q20 erscheinen werden. Hier wird man abwarten müssen. (Und btw ... der eine Monat vor 2021 ist selbstverständlich noch in 2020, genau so wie 1,99 m weniger als 2,0 m sind; insbesondere die Buchhaltung würde Dir da bzgl. der "gefühlten" Wahrnehmung sehr bestimmt widersprechen
)
Die +3% IPC stehen auf der Folie über den Beitrag zu AMDs roadmap ...
Also wenn Du Dich tatsächlich auf das Sheet beziehst, dass Du auch verlinkt hast, hast Du Dich leider vergriffen. Das Sheet heißt nicht umsonst "
The 'Zen+' Architecture" und bei der 3 % IPC-Zeile steht die Fußnote "based on 1800X and 2700X measured by AIDA64". (Ich sehe gerade: Du hast es ja bereits selbst gemerkt.
) Schlussendlich wäre es auch eher ungewöhnlich, wenn man hier in einem so frühen Stadium schon so konkrete (und zudem vergleichsweise niedrige Werte ohne hilfreichen Kontext) heraus gibt.
Bezüglich den Prozesseigenschaften des N7+ muss sich ein Kunde durchaus entscheiden was er haben möchte. Mit minimalen Unterschieden bei den angegebenen Prozentwerten lauten die Aussagen seitens TSMC hier bzgl. dem N7+ im Vgl. zum N7 (unter Berücksichtigung eines in etwa vergleichbar komplexen Designs; inkl. implizitem "bis zu"): 20 % Flächenreduktion, also höhere Transistordichte und 10 % mehr Performance bei gleicher Power
oder 15 % Power Reduction bei gleicher Performance.
Beispielsweise bei Zen+ hat man beim Wechseln von 14LPP auf 12LP explizit auf die Flächenverkleinerung verzichtet und quasi "leere Siliziumfläche" mit eingearbeitet, um eine etwas höhere Performance zu realisieren.
Was AMD dann hinten raus mit den fertigen Chips macht ist ein anderes Thema, jedoch unterliegen sie auch hier sehr engen Grenzen bezüglich der Betriebsparameter, schlicht einfach deshalb, weil der Prozess grundsätzlich auf ein wohldefiniertes "Betriebsparameterfenster" ausgelegt ist.
Beispielsweise Techspot schrieb hierzu im Mai:
N7+ ... offering a 20% increase to transistor density. There’s also a 10% performance uplift or 15% power efficiency increase. AMD will take advantage of the former in their fourth-gen Ryzen which they’ve confirmed to use TSMC’s 7nm+, while Huawei will most likely take advantage of the latter ...
Wie verlässlich die Aussagen sind, muss man abwarten. Das hier zitierte Szenario geht genau den anderen Weg im Vergleich zu meiner Beschreibung zuvor, was auch denkbar wäre. Insbesondere da sich AMDs Partner (und damit leider auch AMD) bzgl. der Epyc-BIOSrom-Geschichte eh schon ausreichend in die Nesseln gesetzt haben, sodass viele Anwender trotz Sockelkompatibilität neue Boards brauchen, weil Rome-BIOSe mehr als 16 MiB benötigen. Im Zuge dieses "Zwangsupgrades" könnte man natürlich auch gleich die Spannungsversorgung der neuen Boards anpassen, sodass sie mit den möglicherweise noch höherkernigen Milan's zurecht kommen und nach oben hin ausreichend Reserven bieten.
*) Für später in 2021 ist bereits mit Zen4/Genoa zu rechnen, denn hier muss AMD auf jeden Fall etwas mehr abliefern, da Intel in diesem Jahr bereits die zweite Server-Generation in 10nm+ oder gar bereits 10nm++ fertigen wird (8 Speicherkanäle, DDR5 und PCIe 5.0).
