Jetzt warte ich erst Mal ab, bis die ersten fundierten Tests rauskommen. Wenn AMD es schafft (in Zusammenarbeit mit den Studios und/oder MS) daß Threads, die deutlich schneller auf größeren L3 Caches laufen auch zu dem Chiplet geschickt werden, das das 3D Sahnehäubchen trägt, dann könnte das schon gut hinhauen.
Bei Intel's Alder Lake und Raptor Lake war es ja auch nicht einfach, die Arbeitsabläufe so zwischen den Power- und den Effizienzkernen zu verteilen, daß dieses a. überhaupt funktionierte und b. auch irgendwie Sinn macht. Wär interessant, ob AMD jetzt auch so etwas wie einen "Thread Director" einsetzt. Dank Chiplet Design müsste dazu ja "nur" der I/O Chip entsprechend befähigt werden, der Rest kann wohl so bleiben wie er ist. Und ich schreib "nur" aus guten Gründen in Gänsefüßchen, denn die Modifikation des I/O Chiplets wird nicht gerade trivial sein. Beim 5800x war das noch einfacher, da geht's ja nur um ein Chiplet, das hat das Sahnehäubchen, und damit erübrigte sich die Rumsteuerei.
. Allerdings glaube ich schon, daß die 7900/7950 mit 3D Cache zumindest das Potential haben, hier kräftig zuzuschlagen.