TSMC SoW-X: Wenn das Packaging größer denkt als der Chip

Das alljährliche TSMC Technology Symposium geriet diesmal zum Fest für alle, die glauben, dass Rechenleistung vor allem eines braucht: Fläche. Viel Fläche. Und mit SoW-X soll genau die kommen – verpackt in einer Technologie, die sich selbstbewusst jenseits klassischer CoWoS-Grenzen positioniert. Verpackung statt Silizium als Innovationstreiber? Klingt absurd, ist aber Realität – zumindest laut TSMC, die ab 2027 mit der Massenfertigung beginnen wollen. Das Versprechen: 40-fache Rechenleistung gegenüber heutigen CoWoS-Lösungen. Die Realität: noch viele offene Fragen.

Von CoWoS zu SoW: Ein logischer, wenn auch komplexer Schritt

CoWoS – die Lösung für alle, denen klassische Monolithen zu ineffizient oder schlicht zu teuer wurden. HBM-Stacks, Chiplets, High-Speed-Interconnects – man kennt das Spiel. Aber auch hier stößt man irgendwann an die Grenzen des Machbaren. Reticle Size, thermische Budgets, physikalische Abstände – irgendwann wird’s eng. Und dann kommt TSMC mit SoW, später SoW-X. Die Idee: Einfach das komplette System auf einen Wafer tackern. Klingt nach einer Bastelidee aus dem High-End-Labor, ist aber bittere Konsequenz aus wachsendem KI-Durst und immer absurdere Anforderungen von Datenzentren. SoW-X soll mit bis zu 60 HBM-Stacks auftrumpfen, 40x Reticle-Limit und angeblich 40x der Rechenleistung aktueller CoWoS-Lösungen. Das klingt beeindruckend, aber ist bislang nicht mehr als eine Skizze auf Folie 17 irgendeiner Präsentation. Technische Details? Fehlanzeige. Stromversorgung? Wird schon. Kühlung? TSMC sagt: „Ja“. Mehr gibt’s dazu nicht.

Reticle-Skalierung als Zwischenschritt: CoWoS lebt (noch)

Bevor SoW-X zum Zug kommt, gibt es nochmal ein größeres CoWoS-Update: 9.5x Reticle-Größe, bis zu 12 HBM-Stacks – ein bemerkenswerter Schritt für die Übergangszeit. CoWoS-L hatte bei rund 5.5x aufgehört, also fast eine Verdopplung der nutzbaren Fläche. Damit lassen sich immerhin schon respektable Monsterchips bauen – ideal für KI-Inferenz oder andere rechenintensive Aufgaben, bei denen Stromverbrauch nur noch eine Fußnote ist.

Showdown im Packaging-Markt

TSMC positioniert sich mit SoW-X klar gegen Konkurrenten wie Intel (Foveros, EMIB) oder Samsung (H-Cube). Wer das Packaging dominiert, diktiert zunehmend auch die Systemarchitektur – denn der Siliziumfortschritt ist endlich, Packaging dagegen scheint momentan grenzenlos. Vorausgesetzt, man bekommt die thermischen, mechanischen und ökonomischen Probleme in den Griff. Denn ein System-on-Wafer verheißt nicht nur mehr Leistung, sondern auch deutlich komplexere Fertigungs- und Testprozesse. Und was nützt ein Chip, der nur auf dem Papier läuft?

Groß gedacht – aber bitte auch liefern

SoW-X ist, wie so vieles in der Halbleiterwelt, ein Versprechen mit vielen Fußnoten. Die Roadmap ist ambitioniert, die Ankündigung plakativ, der Weg dorthin gesäumt von Unwägbarkeiten. TSMC macht klar, dass Packaging nicht nur Beiwerk, sondern zentrales Element zukünftiger High-End-Computing-Systeme ist. Ob SoW-X aber wirklich 40x schneller ist – oder einfach nur 40x teurer – wird sich frühestens 2027 zeigen. Bis dahin bleibt es bei einer hübschen Vision auf einem PowerPoint-Slide.

Source: tsmc